本文目录一览：
- 1、quartus怎么仿真？Quartus II调用modelsim无缝仿真详细图文教程
- 2、modelsim怎么自动生成testbench
- 3、modelsim仿真不出波形显示win64错误？
- 4、modelsim教程中讲的仿真激励文件，具体指的是？该怎么做？
- 5、求EDA技术实用教程（潘松第三版）箜篌习题答案，在线等
quartus怎么仿真？Quartus II调用modelsim无缝仿真详细图文教程
Quartus II 是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，那么quartus怎么仿真？Quartus II怎么调用modelsim无缝仿真？下面我们的小编带来Quartus II调用modelsim无缝仿真详细图文教程。
Quartus 中调用modelsim的流程：
1. 设定仿真工具
assignmentsettingEDA tool settingsimulation 选择你需要的工具。
2. 自动产生测试激励文件模板：
processingstartStart test bench template writer
我们点击之后系统会自动在目录：当前文件夹 simulation modelsim (这个文件夹名字跟你选的仿真工具有关) 中产生一个测试激励文件 xxx.vt(Verilog test bench) 或者 xxx.vht(VHDL test bench), 文件名跟你工程中的Top module 的名字一样， 后缀为.vt或者.vht。
3. 编辑走动生成的test bench文件
我们加入自己需要的激励以及初始化语句，这里我们还要修改test bench的模块名字为tb(我们会看到这个名字和后面的设定有联系)。
4. 连接test bench，我们需要从Quartus中自动调用仿真工具，所以需要设定Native Link选项。
a) 还是在simulation的设置页面里，设定Native Link对话框中的设定。我们这里因为需要工具自动调用激励所以选中
b) 点击右边的Test Benches, 我们需要在这里设定一个相关联的test bench.
这里会弹出一个让你指定test bench的对话框，因为我们之前没有指定任何的test bench,所以这里是空白的。
c) 指定test bench
因为我们是第一次产生test bench,点击new.
点击New之后会产生一个New Test bench setting的对话框，在这里你将test bench和你的相应的test bench file进行绑定。
我们这里在Test bench name的对话框中输入一个名字my_1st_tb, 我们将看到，在下面的Top level module in test bench对话框中也自动显示my_1st_tb. 注意这个名字应该和你的test bench 中的module name一直，我们之前在第3步的时候将test bench的module name已经改成了tb,所以我们这里应该把对话框中的名字改成tb。
d) 加入test bench文件
5. 进行仿真
当这些设定都完成了之后, 选择菜单
toolRun EDA Simulation toolEDA RTL simulation
就可以直接调用modelsim进行仿真。
6. 小技巧：
我们这样调用仿真，如果是Modelsim AE每次不会编译lib文件，但如果我们使用的是Modelsim SE版本，每次调用都需要重新编译库，非常不爽，在这里我们建议自己修改脚本文件，进行仿真.
a) 当我们按照之前的描述，运行完仿真之后，停留在Modelsim的界面。
b) 在Modelsim界面的命令行上，我们点向上的方向键，就会出现我们上一条指令， 我们可以看到是
do xxxx.do 这说明工具执行的上一个命令式 xxxx.do这个脚本文件，我们这里的例子是
do oversampling_core_run_msim_rtl_verilog.do
i. 我们知道了工具执行的脚本，我们就可以按照自己的想法去改变这个脚本了。使用
edit oversampling_core_run_msim_rtl_verilog.do命令，可以看到这个脚本的内容（当然我们也可以使用Ultra Edit或者VIM等文本编辑软件去打开这个脚本文件）。这个脚本通常分成3部分 库文件编译部分，设计文件编译，运行参数设定和开始执行部分
ii. 通常来说库文件只在第一次编译的时候，需要编译，后面我们只需要在仿真的时候指定库文件的位置就好了，不需要每次都编译。因此我们可以注释掉库文件编译部分。下面图中红色框中的部分就是被注释掉的库编译部分，这样会节省我们的仿真时间，注意在脚本语言中#是注释符。
iii. 我们将编辑过的脚本文件另存为sim.do, 在以后的仿真中我们可以在Modelsim命令行中，直接在脚本中运行do sim.do(当然是先需要将Modelsim的工作目录改到 工程所在文件夹/simulation/modelsim/)。
c) 另外脚本生成的波形文件通常是将test bench的顶层加入到图形画面中我们可以看到在脚本的第3部分(运行参数和开始执行)部分，默认命令式
add wave *, 这条命令就是讲 test bench顶层的所有信好加入到wave窗口中。
对我们来说，在调试阶段，有很多底层信号都是想观测的，所以需要再手动修改一下命令
i. 在modelsim的窗口中，选中自己想要关心的模块，右键可以将自己关心的信号加入wave波形中
ii. 此时我们在wave 窗口中可以将这个波形的格式存下来，在wave窗口中点菜单filesave 选择文件名为wave.do.
iii. 在我们执行的脚本中将add wave *,这个命令替换成do wave .do, 就可以在每次执行仿真的时候自动添加想要观测的波形了。
7. 接下来最后一个问题，怎样才能一次性的编译好库文件，让软件不再每次编译。其实altera已经为客户准备了相应的选项，只不过藏得比较深，不好找。
a) 一次性编译库：
i. 点击tool launch EDA simulation Library Compiler
ii. 我们会看到一个让我们选择器件的页面。根据你的实际情况选择下面的设定。点击start compile，软件会自动帮你完成编译，然后关掉就好，至此你应该已经完成了库的编译。
iii. 接下来我们需要在QII的仿真设定页面做一些修改。
我们需要回到设定界面
Assignmentsettingsimulationmore Nativelink setting
设定好相应的路径。
好了，重新run仿真，就发现不会再编译我们的库文件了。
modelsim怎么自动生成testbench
ModelSim，首先（open）打开需要仿真的模块 ,Source -> Show Language Templates,
在显示的 Language Templates栏目中选择“Create Testbench”
软件自动弹出的"Create Testbench Wizzard”窗口中，在"work"下选择待仿真模块，按照提示走完，即自动生成。
扩展资料：
主要特点
RTL和门级优化，本地编译结构，快速编译和仿真，跨平台和跨版本仿真；
单内核VHDL和Verilog混合仿真；
源码模板及助理，项目管理；
集成性能分析、波形比较、代码覆盖、数据流ChaseX、信号间谍、虚拟对象、内存窗口、内存窗口、源窗口显示信号值、信号状态断点等调试功能；
C与Tcl／Tk接口，C调试；
直接支持SystemC，与HDL任意混合；
支持SystemVerilog设计功能；
对系统级描述语言，SystemVerilog，SystemC，PSL的最全面的支持；
ASIC关闭。行为、RTL和门级代码可以单独或同时使用。
ModelSim，首先（open）打开需要仿真的模块 ,Source -> Show Language Templates,
在显示的 Language Templates栏目中选择“Create Testbench”
软件自动弹出的"Create Testbench Wizzard”窗口中，在"work"下选择待仿真模块，按照提示走完，即自动生成。
扩展资料
主要特点
RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真；
单内核VHDL和Verilog混合仿真；
源代码模版和助手，项目管理；
集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能；
C和Tcl/Tk接口，C调试；
对SystemC的直接支持，和HDL任意混合；
支持SystemVerilog的设计功能；
对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL；
ASIC Sign off。可以单独或同时进行行为（behavioral）、RTL级、和门级（gate-level）的代码。
modelsim仿真不出波形显示win64错误？
这个问题可能是由于在使用ModelSim进行仿真时，未正确安装或配置所导致的。
以下是一些常见的解决方法：
确认你的ModelSim版本是否与你的操作系统兼容。如果你的操作系统是64位的，那么你应该使用64位的ModelSim版本。
检查是否已经正确地配置了ModelSim的环境变量。如果没有，请参考ModelSim的安装手册或者网上的教程进行正确的配置。
如果你是在Windows 10操作系统下运行ModelSim，可以尝试将ModelSim运行时设置为“兼容模式”。在ModelSim的安装目录中找到modelsim.ini文件，右键点击选择“属性”，在“兼容性”选项卡中选择“Windows 7”，然后单击“应用”和“确定”。
尝试升级你的ModelSim版本，或者使用其他仿真软件进行仿真，例如Xilinx Vivado。
希望以上解决方法能够帮到你。如果问题仍然存在，请提供更多详细信息以便进一步诊断。
modelsim教程中讲的仿真激励文件，具体指的是？该怎么做？
一个设计是有输入输出端口的，比如一块芯片，当然你的设计最终也可以做成芯片
那么只有输入信号给对的情况下，才能获取你
想要的输出，这个用来给你输入端口提供信号的就是仿真激励文件（举个例子，你设计了一个加法器
Y=a+b，那么a,b就是你的输入信号，怎么
验证你的设计是对的呢，给个激励文件：a=1
,b
=3，此时看Y是不是等于4，如果是就证明你设计是对的）
这个给输入
信号具体值的文件就是激励文件，激励文件可以不要求可综合，所以写起来很方便！
啰嗦了一大堆，希望可以对你有点帮助！
求EDA技术实用教程（潘松第三版）箜篌习题答案，在线等
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谢谢采纳
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本书以掌握国内外最流行的电子设计自动化(EDA)技术为教学目标，以
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全书在取材和编排上，内容新颖、循序渐进，并注重理论联系实际。全
书共10章，主要内容包括VHDL硬件描述语言、Quartus Ⅱ等EDA工具软件、
可编程逻辑器件、实验开发系统、应用实例和综合设计实例。第4章对大量
常规的数字电路做出了VHDL描述，第7章详细阐述了9个典型数字系统的设计
方法，第9章选取了16个实验实例，第10章给出了4个代表性的全国大学生电
子设计竞赛赛题设计实例。读者完全可以通过这些实际操作，很好地掌握：
EDA的开发设计方法。每章后面附有小结和习题，便于读者学习和教学使用
。为方便教师教学，本书配有电子教案。
本书可作为高职高专及本科院校电子信息、电气、通信、自动控制、自
动化和计算机类专业的EDA技术教材，也可作为上述学科或相关学科工程技
术人员的参考书。还可作为电子产品制作、科技创新实践、EDA课程设计和
毕业设计等实践活动的指导书。
【本书目录】
第1章 EDA技术概述
1．1 EDA技术及其发展
1．1．1 EDA技术的涵义
1．1．2 EDA技术的发展史
1．2 EDA设计流程
1．3 EDA技术的主要内容及主要的EDA厂商
1．3．1 EDA技术的主要内容
1．3．2 主要EDA厂商概述
1．4 常用的EDA工具
1．5 EDA技术的发展趋势
1．5．1 可编程器件的发展趋势
1．5．2 软件开发工具的发展趋势
1．5．3 输入方式的发展趋势
1．6 EDA技术的应用
1．6．1 EDA技术的应用形式
1．6．2 EDA技术的应用场合
本章小结
思考题和习题
第2章 VHDL硬件描述语言
2．1 VHDL概述
2．1．1 常用硬件描述语言简介
2．1．2 VHDL及其优点
2．1．3 VHDL程序设计约定
2．1．4 VHDL程序设计举例
2．2 VHDL程序基本结构
2．2．1 实体
2．2．2 结构体
2．2．3 库
2．2．4 程序包
2．2．5 配置
2．3 VHDL语言要素
2．3．1 VHDL文字规则
2．3．2 VHDL数据对象
2．3．3 VHDL数据类型
2．3．4 运算操作符
2．3．5 VHDL语言结构体的描述方式
2．4 VHDL顺序语句
2．4．1 等待语句和断言语句
2．4．2 赋值语句
2．4．3 转向控制语句
2．4．4 子程序调用语句
2．4．5 返回语句
2．5 VHDL并行语句
2．5．1 进程语句
2．5．2 块语句
2．5．3 并行信号赋值语句
2．5．4 并行过程调用语句
2．5．5 元件例化语句
2．5．6 生成语句
本章小结
思考题和习题
第3章 Quartus Ⅱ软件及其应用
3．1 Quartus Ⅱ的使用及设计流程
3．1．1 Quartus Ⅱ的图形编辑输入法
3．1．2 Quartus Ⅱ的文本编辑输入法
3．2 Quartus Ⅱ设计正弦信号发生器
3．2．1 创建工程和编辑设计文件
3．2．2 编译
3．2．3 正弦信号数据ROM定制
3．2．4 仿真
3．2．5 测试
3．2．6 配置器件
3．3 MATLAB／DSP Builder设计可控正弦信号发生器
3．3．1 建立设计模型
3．3．2 Simulink模型仿真
3．3．3 SignalCompiler编译
3．3．4 使用Quartus Ⅱ实现时序仿真
3．3．5 使用Quartus Ⅱ进行硬件测试
与硬件实现
本章小结
思考题和习题
第4章VHDL应用实例
4．1 组合逻辑电路设计
4．1．1 基本门电路
4．1．2 译码器
4．1．3 编码器
4．1．4 数值比较器
4．1．5 数据选择器
4．1．6 算术运算电路
4．1．7 三态门及总线缓冲器
4．2 时序逻辑电路设计
4．2．1 时钟信号和复位信号
4．2．2 触发器
4．2．3 寄存器和移位寄存器
4．2．4 计数器
4．2．5 序列信号发生器和检测器
4．3 存储器设计
4．3．1 只读存储器ROM
4．3．2 随机存储器RAM
4．4 状态机设计
4．4．1 摩尔型状态机
4．4．2 米立型状态机
本章小结
思考题和习题
第5章 大规模可编程逻辑器件
5．1 可编程逻辑器件概述
5．2 简单可编程逻辑器件
5．3 复杂可编程逻辑器件
5．3．1 CPLD的基本结构
5．3．2 Altera公司的器件
5．4 现场可编程门阵列
5．4．1 FPGA的整体结构
5．4．2 Xilinx公司的’FPGA器件
5．4．3 FPGA的配置
5．5 在系统可编程逻辑器件
5．5．1 ispLsI／pLSI的结构
5．5．2 Lattice公司ispLSI系列器件
5．6 FPGA和CPI。D的开发应用选择
5．6．1 FPGA和CPL|D的性能比较
5．6．2 FPGA和CPLD的开发应用选择
本章小结
思考题和习题
第6章 常用印A工具软件
6．1 Altera MAX+plus Ⅱ的使用
6．1．1 MAX+plus Ⅱ功能简介
6．1．2 MAX+plus Ⅱ设计流程
6．1．3 MAX+plus Ⅱ设计举例
6．2 Xilinx Foundation的使用
6．2．1 Foundation设计流程
6．2．2．Foundation设计举例
6．3 ModelSim的使用
6．3．1 ModelSim的使用方法
6．3．2 ModelSim与MAX-+Iplus Ⅱ的接口
6．3．3 ModelSim交互命令方式仿真
6．3．4 ModelSim批处理工作方式。
本章小结
思考题和习题
第7章 EDA技术综合设计应用
7．1 数字闹钟的设计
7．1．1 系统的设计要求
7．1．2 系统的总体设计
7．1．3 闹钟控制器的设计
7．1．4 译码器的设计
7．1．5 键盘缓冲器(预置寄存器)的设计
7．1．6 闹钟寄存器的设计
7．1．7 时间计数器的设计
7．1．8 显示驱动器的设计
7．1．9 分频器的设计
7．1．10 系统的整体组装
7．1．11 系统的硬件验证
7．2 多功能信号发生器的设计
7．2．1 设计要求
7．2．2 设计实现
7．2．3 系统仿真
7．3 序列检测器的设计
7．3．1 设计思路
7．3．2 VHDL程序实现
7．3．3 硬件逻辑验证
7．4 交通灯信号控制器的设计
7．4．1 设计思路
7．4．2 VHDL程序实现
7．4．3 硬件逻辑验证
7．5 空调系统有限状态自动机的设计
7．5．1 设计思路
7．5．2 VHDL程序实现
7．6 电梯控制系统的设计
7．6．1 设计要求
7．6．2 设计实现
7．6．3 系统仿真
7．7 步进电机控制电路的设计
7．7．1 步进电机的工作原理
7．7．2 驱动电路的组成及VHDL实现
7．8 智力竞赛抢答器的设计
7．8．1 设计思路
7．8．2 VHDL程序实现
7．9 单片机与FPGA／CPLD总线接口的设计
7．9．1 设计思路
7．9．2 VHDL程序实现
本章小结
思考题和习题
第8章 EDA实验开发系统
8．1 GW48型EDA实验开发系统原理与使用
8．1．1 系统性能及使用注意事项
8．1．2 系统工作原理
8．1．3 系统主板结构与使用方法
8．2 GW48实验电路结构图
8．2．1 实验电路信号资源符号图说明
8．2．2各实验电路结构图特点与适用范围简述
8．3 GW48系统结构图信号名与芯片引脚对照表
8．4 GWDVP?B电子设计竞赛应用板 使用说明
8．5 GW48型EDA实验开发系统使用实例
本章小结
思考题和习题
第9章 EDA技术实验
实验1 8位全加器的设计
实验2 组合逻辑电路的设计
实验3 触发器功能的模拟实现
实验4 计数器的设计
实验5 计数译码显示电路
实验6 数字钟综合实验
实验7 序列检测器的设计
实验8 简易彩灯控制器
实验9 正负脉宽数控调制信号发生器的设计
实验10 数字秒表的设计
实验11 交通灯信号控制器的设计
实验12 模拟信号检测
实验13 4位十进制频率计设计
实验14 VGA显示器彩条信号发生设计
实验15 A／D转换控制器的设计
实验16 音乐发生器的设计
第10章 EDA技术在全国大学生电子设计竞赛中的应用
10．1 等精度频率计设计
10．1．l 系统设计要求
10．1．2 系统组成
10．1．3 工作原理
10．1．4 FPGA开发的VHDL设计
10．1．5 系统仿真
10．1．6 系统测试与硬件验证
10．1．7 设计技巧分析及系统扩展思路
10．2 测相仪设计
10．2．1 测相仪工作原理及实现
10．2．2 系统测试
10．3 基于DDS的数字移相正弦信号发生器设计
10．3．1 系统设计要求
10．3．2 系统设计方案
10．3．3 DDS内部主要模块的VHDL程序实现
10．3．4 系统仿真与硬件验证
10．3．5 设计技巧分析与系统扩展思路
10．4 逻辑分析仪设计
10．4．1 设计任务
lO．4．2 设计基本要求
10．4．3 设计实现
附录 常用FPGA／CPLD管脚图
